TSMC가 하이NA EUV 도입에 소극적인 이유

반도체 산업이 지속적으로 변화하고 있는 가운데, 최신 기술의 도입은 기업들의 경쟁력 유지에 필수적입니다. 이러한 상황에서 인텔은 ASML의 최신 극자외선(EUV) 리소그래피 기술을 적극적으로 받아들인 반면, TSMC는 보다 신중한 접근을 선택하고 있습니다. 본 글에서는 TSMC가 하이NA EUV 리소그래피 기술의 도입을 서두르지 않는 이유를 살펴보겠습니다.

하이NA EUV는 어떤 장비인가?

하이 NA EUV 장비는 기존의 EUV 장비보다 훨씬 더 발전된 기술을 자랑합니다. 이 장비의 렌즈 개구수는 기존 0.33에서 0.55로 증가되었는데요, 이는 웨이퍼 위에 더욱 세밀한 회로를 새길 수 있게 해주는 중요한 변화입니다. 덕분에 빛을 더 잘 집중시킬 수 있어, 더욱 세밀한 반도체 회로를 만드는 것이 가능해졌습니다. 업계에서는 2nm 이하의 초미세 공정을 위해 하이 NA EUV 장비가 필수적일 것으로 보고 있습니다.

ASML은 이처럼 중요한 하이 NA EUV 장비의 대량 양산을 내년 혹은 2025년부터 시작할 계획입니다. 현재 EUV 장비의 납품은 연간 수십 대에 불과하기 때문에, 반도체 제조사들 사이에서 이 장비를 확보하기 위한 경쟁이 불가필 할 것으로 보았지만, 올해 들어 TSMC가 하이NA EUV 장비도입에 미온적이라는 뉴스가 나왔습니다.

하이NA EUV 가격

ASML 노광기 모델 (순서대로 DUV, EUV, 하이NA, 출처 : ASML)

가격에 있어서는 하이NA EUV 장비가 기존 EUV 장비보다 훨씬 비쌉니다. 기존 장비가 2,000억에서 3,000억 원 사이인 반면, 하이(High)NA EUV 장비는 5,000억 원에 달할 것으로 추정되고 있습니다. 이와 관련해 업계 관계자는 하이NA EUV 장비의 가격과 무게가 상당해 반도체 제조사가 팹에 적용하기 위한 설비 구축 및 운용 전략에 큰 변화를 가져올 것이라고 전했습니다.

TSMC의 하이NA EUV 도입을 미루는 이유

반도체 산업이 지속적으로 변화하고 있는 가운데, 최신 기술의 도입은 기업들의 경쟁력 유지에 필수적입니다. 이러한 상황에서 인텔은 ASML의 최신 극자외선(EUV) 리소그래피 기술을 적극적으로 받아들인 반면, TSMC는 보다 신중한 접근을 선택하고 있습니다. 본 글에서는 TSMC가 High-NA EUV 리소그래피 기술의 도입을 서두르지 않는 이유를 살펴보겠습니다.

비용 대 성능: 균형의 중요성

TSMC는 전통적으로 비용에 최적화 기술을 통해 대규모 시장을 타겟으로 하는 전략을 채택하고 있습니다. 고급 EUV 기술의 초기 도입 비용이 상당히 높을 수 있기 때문에, TSMC의 하이NA EUV에 대한 조심스러운 접근 방식은 그들의 전략과 일치합니다. 반면 인텔은 성능과 효율성을 극대화하기 위해 새로운 기술 개발에 더 적극적입니다. 이와 대조적으로 TSMC는 비용, 생산 공정의 복잡성 및 효율성을 면밀히 고려하고 있습니다.

노출 영역 축소 문제:

High-NA EUV 리소그래피 기술은 Low-NA 기술에 비해 노출 영역이 절반으로 줄어듭니다. 즉, 리소그래피 기계가 한 번에 반도체 웨이퍼의 더 작은 부분만 빛으로 처리할 수 있다는 뜻입니다. 따라서 전체 웨이퍼를 처리하기 위해서는 더 많은 노출 횟수가 필요해집니다.

더 정교한 패턴을 위한 높은 소스 파워 필요:

반도체 패턴을 더 세밀하게 만들려면 더 강력한 광원이 필요합니다. 이 광원의 강도를 ‘소스 파워’라고 하며, 더 작은 기능을 정확하게 만들기 위해 필수적입니다. 강한 소스 파워 덕분에 더 작고 복잡한 반도체 부품을 제작할 수 있습니다.

광학 부품과 포토마스크의 마모 증가:

노출 영역이 줄어들고 필요한 소스 파워가 높아지면, 이를 처리하는 광학 부품과 포토마스크의 마모와 손상이 더 빨리 일어날 수 있습니다.

투영 광학은 빛을 웨이퍼에 정확하게 투영하는 데 사용되는 렌즈와 거울입니다. 높은 강도의 빛은 이 부품들을 더 빨리 마모시키며, 성능 저하로 이어질 수 있습니다.

포토마스크는 웨이퍼에 패턴을 전달하는 데 필수적인 부품입니다. 높은 소스 파워는 포토마스크의 마모와 손상을 가속화시켜, 더 자주 교체하거나 유지보수해야 할 수 있습니다.

이러한 도전 과제들 때문에, 복잡한 생산 과정과 트랜지스터 밀도 증가 사이에서 타협을 고려해야 하는 TSMC와 같은 회사들은 하이NA EUV 기술 도입을 주저할 수 있습니다.

TSMC의 하이NA 장비 도입시기는?

ASML 노광기별 적용가능한 반도체 프로세스

반도체 기술이 2nm를 넘어 발전함에 따라, 금속 간격도 점점 더 작아질 것으로 보입니다. imec의 연구에 따르면 이 간격은 18-21 nm까지 줄어들 수 있습니다. 이러한 축소에 대응하기 위해 EUV 이중 패터닝, 패턴 형성 기술, 또는 High-NA 단일 패터닝과 같은 더 발전된 기술이 필요합니다.

TSMC는 2030년 이후, N1.4 시대를 넘어서 High-NA EUV 기술을 도입할 것으로 보입니다. 이러한 결정은 시장의 추세와 경쟁 상황을 면밀히 관찰한 뒤 중요한 기술 전환을 결정하는 TSMC의 전략에 부합합니다. 위의 그림에서 보듯이, 2나노 이하 공정에서도 기존 EUV 장비를 더블패터닝 방식으로 운용해도 충분히 적용가능합니다.

2032년이나 그 이후까지 기다린다면, TSMC는 인텔이 이 기술을 도입하면서 겪는 성공과 어려움을 지켜볼 수 있으며, 이를 통해 더 매끄러운 기술 채택을 위한 중요한 인사이트를 얻을 수 있습니다.

삼성파운드리에 미치는 영향은?

삼성은 하이 NA 도입에 적극적인 것으로 보이며, 작년 네덜란드에서 ASML과 공동 연구센터를 한국에 조성하기로 합의한 바 있습니다. 그러나, 최신 장비를 먼저 도입하는 것이 항상 더 나은 결과를 가져오는 것은 아니라는 것을 7나노 공정을 겪으며 경험한 바 있습니다. 당시 삼성은 EUV를 TSMC보다 빨리 도입했지만, EUV 없이 DUV 쿼드 패터닝으로 7나노를 완성시킨 TSMC에게 퀄컴 스냅드래곤 및 대형 물량을 빼앗긴 경험이 있습니다. 하이 NA의 경우, 위에서 보듯 비용적인 측면에서 많은 부담이 될 것으로 보입니다.

대만 쪽 언론은 하이 NA EUV를 평가절하하고 있습니다. 인텔이나 삼성과 같은 업체들은 TSMC와의 격차를 줄이기 위해 장비에 의존하려 하지만, TSMC는 기존 장비로도 2나노까지의 로드맵을 달성하는 데 문제가 없다는 입장입니다. 이에 삼성과 ASML의 협력은 큰 의미가 있습니다. ASML은 가장 큰 고객인 TSMC가 신제품을 외면하는 가운데, 미국의 대중국 제재로 중국에 장비를 팔 수도 없는 실정입니다. 인텔은 여전히 선단 공정에서 검증되지 않은 고객이기 때문에, 그나마 협력 대상으로 남은 기업이 삼성전자 파운드리입니다.

삼성이 1조 원을 들여 연구센터를 설립한다고 하지만, 사실 하이NA EUV 장비 2대 값밖에 되지 않습니다. 여기서 ASML은 어떻게든 장비 효율을 끌어올려, 기존 EUV 더블 패터닝을 하려는 TSMC의 효율을 뛰어넘어야 합니다. 그리고 삼성은 7나노 이후 크게 뒤처진 파운드리에서의 경쟁력을 ASML과의 협력을 통해 빨리 따라잡아야 할 것입니다. 그렇지만, 아직 삼성과 ASML의 공조가 가시적인 성과로 이어질 것이라고 낙관하기에는 조금 이른 시점인 것 같습니다.